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終止LVDS與LVPECL晶振阻抗不匹配的3種方法
LVDS和LVPECL都是最常見的差分晶振輸出邏輯,可以利用兩種相反的信號(hào)消除共噪模式,從而達(dá)到低相位噪聲的設(shè)計(jì)目的.通常差分輸出可以應(yīng)用到任何一種晶體振蕩器身上,市面上常見的LVDS和LVPECL振蕩器類型,主要有VCXO,OCXO和SPXO這3種.于ACMOS和低阻抗輸出的快速轉(zhuǎn)換,當(dāng)器件用于驅(qū)動(dòng)阻抗大的阻抗導(dǎo)致阻抗不匹配時(shí),必須使用適當(dāng)?shù)亩私蛹夹g(shù).通常用于解決電壓反射的問題,這基本上會(huì)導(dǎo)致電壓反射問題時(shí)鐘波形以及過(guò)沖和下沖的步驟.這種影響可能導(dǎo)致數(shù)據(jù)的錯(cuò)誤時(shí)鐘,以及更高的EMI和系統(tǒng)噪聲.由于PCB走線的長(zhǎng)度和負(fù)載配置,還需要終止.有三種終止時(shí)鐘軌跡的通用方法,即將LVDS高精度振蕩器的輸出阻抗與線路阻抗相匹配的過(guò)程:
-系列終端
-上拉/下拉終端
-并聯(lián)AC終端
方法1:系列終止
在串聯(lián)終端中,阻尼電阻靠近時(shí)鐘信號(hào)源放置.Rs的值必須滿足以下要求:
大多數(shù)Q-Tech晶振都有一個(gè)內(nèi)置串聯(lián)電阻,典型值介于10Ω和50Ω之間.如果需要額外的電阻,則應(yīng)將電阻放置在盡可能靠近時(shí)鐘源的位置.大值電阻可能會(huì)增加上升和下降時(shí)間,并且與負(fù)載和頻率有關(guān).
戴維寧終端最常用于PECL邏輯,其負(fù)載阻抗為50Ω.
方法3:并行終止
在并聯(lián)終端中,R-C組合放置在負(fù)載處.必須仔細(xì)選擇電容值,通常小于50pF.建議不要使用此端接,因?yàn)樗鼤?huì)降低時(shí)鐘的上升和下降時(shí)間,盡管它不會(huì)消耗直流電流.
LVPECL和LVDS
LVPECL和LVDS輸出晶體振蕩器提供了優(yōu)于HCMOS和TTL技術(shù)的優(yōu)勢(shì),具有低成本,高速快速上升和下降時(shí)間,低功耗和低抖動(dòng).LVDS具有最低的差分?jǐn)[幅,典型電壓擺幅為350mV,典型偏移電壓為1.25V以上.
PCB的關(guān)鍵指南
-RF信號(hào)對(duì)噪聲非常敏感.必須小心對(duì)待發(fā)生和反射的可能性.
-阻抗匹配對(duì)RF至關(guān)重要.PCB設(shè)計(jì)人員必須考慮保持線路阻抗為50Ω;驅(qū)動(dòng)器輸出50Ω,傳輸時(shí)50Ω,接收器50Ω.
-必須盡量減少回?fù)p.這種損失是由信號(hào)反射或振鈴引起的.返回是返回電流所采用的路徑.
由傳輸線上的阻抗不匹配產(chǎn)生的振鈴
-在Vcc和地之間添加去耦電容,并將它們置于石英晶體振蕩器的Vcc電源附近.需要去耦電容器以減少可能傳輸?shù)綍r(shí)鐘信號(hào)的噪聲.
-記住串?dāng)_因素.隨著系統(tǒng)性能和電路板密度的增加,串?dāng)_問題以及如何處理它變得更加重要.串?dāng)_是由于互感和并聯(lián)電容而在相鄰導(dǎo)體之間傳遞能量.
-同時(shí)保持信號(hào)走線盡可能遠(yuǎn).
-線與eah其他線平行的距離應(yīng)保持最小值.
-避免在軌跡上形成90°直角彎曲.除非必要,否則盡量保持筆直,或保持45°切割痕跡.
避免90°直角 彎曲使用45°角彎
LVDS或LVPECL的Q和QNOT之間的差分走線長(zhǎng)度應(yīng)相等,以避免阻抗不匹配和不同的傳播延遲時(shí)間.
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