網(wǎng)絡與通信已經(jīng)成為城市最基本的基礎建設,現(xiàn)代人也離不開信號網(wǎng)絡,一顆高精密性的石英晶體振蕩器,可以使網(wǎng)絡模塊設備,電信,高速串行通信鏈路等產(chǎn)品性能提升.現(xiàn)在普遍都是使用4G網(wǎng)絡,但是目前5G通信即將覆蓋,許多地方開始更換5G的無線基站,5G不僅僅是比4G多一個G而已,其速度將會是上一代4G的百倍.而且5G主要是應用到高端的操作,例如高速串行通信鏈路,時鐘數(shù)據(jù)恢復,遠程操控等.

時鐘數(shù)據(jù)恢復(CDR)的應用在電信,光收發(fā)器,數(shù)據(jù)和存儲區(qū)域網(wǎng)絡以及無線產(chǎn)品中比比皆是.隨著設計需要更大的帶寬以及分配和頻譜帶寬使用的增加,CDR技術的優(yōu)勢變得越來越重要.此外,供應商及其產(chǎn)品正在從并行轉換為串行接口,用于系統(tǒng)級和板級接口.近年來,CDR技術的使用越來越多,因為需要在背板上處理更寬的并行總線寬度,同時管理接收器的時鐘和數(shù)據(jù)偏差.此外,路由這些信號可能很困難,因為它們消耗電路板空間和功率,并且需要多層路由方案來管理信號和線路終端.使用高位寬數(shù)據(jù)總線產(chǎn)生的EMI也是一個問題.

由于新通信技術的出現(xiàn),電信號處理的改進以及跨FR-4和背板,光學和無線媒體發(fā)送多千兆位電信號的需求,CDR非常重要.在傳輸之前組合時鐘和數(shù)據(jù)的通信技術并不新鮮.時鐘和數(shù)據(jù)的組合確保時鐘和數(shù)據(jù)信號始終同時到達.然而,訣竅是接收器處的時鐘和數(shù)據(jù)的分離.這是由CDR電路完成的.將數(shù)據(jù)從并行格式轉換為串行格式或反之亦然的產(chǎn)品稱為串行器/解串器(或簡稱”SerDes”).這些產(chǎn)品通常具有CDR塊以對串行數(shù)據(jù)流進行反序列化.

本文探討了在高速串行通信鏈路應用中實現(xiàn)成功CDR所需的CDR組件模塊.提供了關于如何通過鏈路轉換和重新捕獲數(shù)據(jù)的典型高速串行通信鏈路的概述.關于一般CDR拓撲討論了不同的CDR方案.此外,還特別注意參考石英振蕩器在鏈路的發(fā)送側和接收側的作用.

高速串行通信中的時鐘和數(shù)據(jù)恢復

圖1提供了高速串行通信鏈路的基本圖.并行數(shù)據(jù)(比特b1,b2,b3,...bn)以頻率ft到達傳輸串行器.在串行器內(nèi),數(shù)據(jù)從并行格式轉換為串行格式.開發(fā)串行比特流,其最小比特率等于nxft,其中n是并行數(shù)據(jù)比特的總數(shù).得到的頻率(比特率)可以高于ft取決于數(shù)據(jù)是否被編碼以滿足誤碼率(BER)性能的信道要求或者在接收側CDR提供豐富的轉換內(nèi)容.Reed-Solomon前向糾錯(FEC)和8B10B編碼分別是信道編碼或在接收CDR處創(chuàng)建豐富轉換內(nèi)容的每個示例.然后準備該串行數(shù)據(jù)以便傳輸?shù)叫诺啦l(fā)送到接收器,最后到達解串器.該基本通信模塊適用于數(shù)據(jù),無論是通過光纖,空中還是跨背板傳輸.

圖1.時鐘和數(shù)據(jù)恢復是高速串行通信鏈路的基礎.

時序(時鐘)在CDR應用中至關重要.在系統(tǒng)設計期間,設計者確定如何將數(shù)據(jù)從并行格式驅(qū)動到串行格式,以便通過具有發(fā)送信號的未決信道失真的信道進行發(fā)送和接收.最大限度地降低設計降級對數(shù)據(jù)信號的影響對于保護信噪比和保持BER性能非常重要.例如,在背板的數(shù)字傳輸方案中,系統(tǒng)的抖動性能非常重要,因為高速電信號穿過各種長度(FR-4和背板),從而導致信號電平和時變信號降級扭曲.

時鐘數(shù)據(jù)恢復的核心是基于鎖相環(huán)(PLL)的電路,在某些情況下可以基于數(shù)字.圖2是可用于圖1所示通信鏈路的串行器或發(fā)送側的基本PLL框圖.PLL模塊包括相位頻率檢測器(PD),濾波器(LPF),壓控晶振(VCO)和分割鏈(1/n).分頻鏈用于向PD提供可比較的頻率輸入.通過這種方式,VCO的輸出與非常穩(wěn)定的參考輸入VREF相位對齊.該PLL模塊的目的是將參考頻率乘以固定量(n),這將是VCO的固有頻率.在大多數(shù)情況下,VREF將是基于石英的,提供高度的穩(wěn)定性和準確性以及相位噪聲特性.此外,根據(jù)所需的應用或系統(tǒng)要求,該參考可以是溫度補償或電壓補償.在基于SONET的應用程序中,此引用可能滿足某個層級(即層級別3,3E或4).

圖2.時鐘乘法應用由PLL驅(qū)動.

        在接收端,CDRPLL模塊具有略微不同的外觀,以滿足檢索時鐘和數(shù)據(jù)的需要.如圖3所示,組合的時鐘/數(shù)據(jù)信號通過緩沖器進入PLL模塊,緩沖器為兩條不同的路徑供電.一條路徑饋送數(shù)據(jù)決策(DEC)塊,而第二條路徑饋送時鐘恢復塊.時鐘恢復模塊看起來非常像圖2的PLL模塊減去1/n模塊.來自VCO貼片振蕩器的恢復時鐘用作DEC的采樣輸入,反饋到相位-頻率檢測器,并且還用于向下游提供系統(tǒng)時序要求.在圖1的情況下,該恢復的時鐘被分頻為并行時鐘頻率以驅(qū)動解串器塊.

圖3.基本PLL模塊的修改用于實現(xiàn)CDR電路.

時鐘/數(shù)據(jù)恢復中的參考振蕩器

圖中所示的參考振蕩器說明了VCO被施加到振蕩器的輸入端.該電壓控制由LPF級建立.通常,VCO或壓控晶體振蕩器(VCXO)可用作環(huán)路振蕩器,如圖3所示.主要作用是,環(huán)路振蕩器需要跟蹤輸入時鐘/數(shù)據(jù)的頻率偏差.此外,它還為CDR(解串器)下游的其他組件提供此時鐘.這是通過LPF的輸出實現(xiàn)的,LPF驅(qū)動VCO或VCXO晶振的電壓控制輸入.

在用于電信,無線和數(shù)據(jù)通信的CDR應用中,輸入數(shù)據(jù)信號加上時鐘應具有相對穩(wěn)定的頻率特性.這假設發(fā)送時鐘滿足一定的精度和穩(wěn)定性規(guī)范.在接收方面,設計排除了最小和最大精度/穩(wěn)定性.如果傳輸時鐘頻率預計為規(guī)定頻率的±50ppm,則接收時鐘的頻率調(diào)整能力至少為±50ppm.但是,出于設計目的,考慮頻率調(diào)整能力略大于±50ppm.這種擴展的頻率調(diào)整功能可以適應信道的任何額外信號頻率失真或通信中斷.

盡管PLL試圖驅(qū)動靜態(tài)條件,意味著已經(jīng)建立了頻率鎖定,但可能存在電壓控制輸入可能以高于期望的速率移動的條件.LPF帶寬決定了PLL可以保持鎖定的最大速率.最終,接收VCO(或VCXO)的作用是跟蹤和再現(xiàn)恢復的時鐘.在沒有數(shù)據(jù)/時鐘輸入到CDR的情況下,CDR在指定時間內(nèi)需要為任何下游通信要求(即解串器)提供參考信號.

在某些應用中,將使用VCO/VCXO組合.在圖4中,VCO/VCXO允許共同CDR配置至少有兩個好處.首先,VCXO的添加允許快速調(diào)節(jié)VCO頻率以匹配預期時鐘/數(shù)據(jù)信號的頻率.選擇VCXO頻率以匹配預期的時鐘頻率范圍.例如,寬帶VCO可能需要數(shù)千個樣本才能鎖定輸入數(shù)據(jù)流.增加LV-PECL壓控晶振和鎖定檢測電路可確保VCO保持一定的工作頻率,并有助于在啟動條件下提供更可預測的鎖定時間.其次,如果時鐘/數(shù)據(jù)輸入在較長時間內(nèi)丟失,則添加VCXO會很有幫助.在沒有時鐘/數(shù)據(jù)信號的情況下,系統(tǒng)會參考非常穩(wěn)定的石英振蕩器(VREF)提供保持,直到時鐘/數(shù)據(jù)信號從信號丟失(LOS)中恢復.保持是一種規(guī)范,適用于參考時鐘在一段時間內(nèi)保持一定精度的能力(例如,24小時內(nèi)為±4.6ppm).

圖4.對基本CDR模塊的修改可以輕松鎖定傳入的時鐘/數(shù)據(jù)流.

各種解決方案可解決時鐘/數(shù)據(jù)恢復和重定時,串行器和解串器,時鐘發(fā)生器以及用于通信應用的TCXO晶振.這些器件允許設計人員開發(fā)頻率范圍從10MHz到10GHz的電路,并支持從GSM到OC-192及以上的應用.隨著設計越來越需要更大的帶寬,CDR技術非常適用于電信,光收發(fā)器,數(shù)據(jù)和存儲區(qū)域網(wǎng)絡以及無線應用.